Reference Manual to LL API cross reference ¶

The following table provides the mapping between the registers and bits, as they appear inside product reference manual, and the functions provided by the Low Layer interface.

This table gives the correlation for TIM registers

Register	Bit	Function
AF1	BKCMP1E	`LL_TIM_DisableBreakInputSource()` `LL_TIM_EnableBreakInputSource()` `LL_TIM_IsEnabledBreakInputSource()`
AF1	BKCMP1P	`LL_TIM_GetBreakInputSourcePolarity()` `LL_TIM_SetBreakInputSourcePolarity()`
AF1	BKCMP2E	`LL_TIM_DisableBreakInputSource()` `LL_TIM_EnableBreakInputSource()` `LL_TIM_IsEnabledBreakInputSource()`
AF1	BKCMP2P	`LL_TIM_GetBreakInputSourcePolarity()` `LL_TIM_SetBreakInputSourcePolarity()`
AF1	BKDF1BK0E	`LL_TIM_DisableBreakInputSource()` `LL_TIM_EnableBreakInputSource()` `LL_TIM_IsEnabledBreakInputSource()`
AF1	BKINE	`LL_TIM_DisableBreakInputSource()` `LL_TIM_EnableBreakInputSource()` `LL_TIM_IsEnabledBreakInputSource()`
AF1	BKINP	`LL_TIM_GetBreakInputSourcePolarity()` `LL_TIM_SetBreakInputSourcePolarity()`
AF1	ETRSEL	`LL_TIM_GetETRSource()` `LL_TIM_SetETRSource()`
AF2	BK2CMP1E	`LL_TIM_DisableBreakInputSource()` `LL_TIM_EnableBreakInputSource()` `LL_TIM_IsEnabledBreakInputSource()`
AF2	BK2CMP1P	`LL_TIM_GetBreakInputSourcePolarity()` `LL_TIM_SetBreakInputSourcePolarity()`
AF2	BK2CMP2E	`LL_TIM_DisableBreakInputSource()` `LL_TIM_EnableBreakInputSource()` `LL_TIM_IsEnabledBreakInputSource()`
AF2	BK2CMP2P	`LL_TIM_GetBreakInputSourcePolarity()` `LL_TIM_SetBreakInputSourcePolarity()`
AF2	BK2DF1BK1E	`LL_TIM_DisableBreakInputSource()` `LL_TIM_EnableBreakInputSource()` `LL_TIM_IsEnabledBreakInputSource()`
AF2	BK2INE	`LL_TIM_DisableBreakInputSource()` `LL_TIM_EnableBreakInputSource()` `LL_TIM_IsEnabledBreakInputSource()`
AF2	BK2INP	`LL_TIM_GetBreakInputSourcePolarity()` `LL_TIM_SetBreakInputSourcePolarity()`
AF2	OCRSEL	`LL_TIM_GetOCRefClearInputSource()` `LL_TIM_SetOCRefClearInputSource()`
ARR	ARR	`LL_TIM_GetAutoReload()` `LL_TIM_SetAutoReload()`
BDTR	AOE	`LL_TIM_DisableAutomaticOutput()` `LL_TIM_EnableAutomaticOutput()` `LL_TIM_IsEnabledAutomaticOutput()`
BDTR	BK2BID	`LL_TIM_ConfigBRK2()` `LL_TIM_GetConfigBRK2()` `LL_TIM_SetBreakInputAFMode()`
BDTR	BK2DSRM	`LL_TIM_DisarmBRK2()` `LL_TIM_DisarmBreakInput()` `LL_TIM_IsDisarmedBRK2()` `LL_TIM_IsDisarmedBreakInput()`
BDTR	BK2E	`LL_TIM_DisableBRK2()` `LL_TIM_DisableBreakInput()` `LL_TIM_EnableBRK2()` `LL_TIM_EnableBreakInput()` `LL_TIM_IsEnabledBreakInput()`
BDTR	BK2F	`LL_TIM_ConfigBRK2()` `LL_TIM_GetBreakInputFilter()` `LL_TIM_GetConfigBRK2()` `LL_TIM_SetBreakInputFilter()`
BDTR	BK2P	`LL_TIM_ConfigBRK2()` `LL_TIM_GetBreakInputPolarity()` `LL_TIM_GetConfigBRK2()` `LL_TIM_SetBreakInputPolarity()`
BDTR	BKBID	`LL_TIM_ConfigBRK()` `LL_TIM_GetConfigBRK()` `LL_TIM_SetBreakInputAFMode()`
BDTR	BKDSRM	`LL_TIM_DisarmBRK()` `LL_TIM_DisarmBreakInput()` `LL_TIM_IsDisarmedBRK()` `LL_TIM_IsDisarmedBreakInput()`
BDTR	BKE	`LL_TIM_DisableBRK()` `LL_TIM_DisableBreakInput()` `LL_TIM_EnableBRK()` `LL_TIM_EnableBreakInput()` `LL_TIM_IsEnabledBreakInput()`
BDTR	BKF	`LL_TIM_ConfigBRK()` `LL_TIM_GetBreakInputFilter()` `LL_TIM_GetConfigBRK()` `LL_TIM_SetBreakInputFilter()`
BDTR	BKP	`LL_TIM_ConfigBRK()` `LL_TIM_GetBreakInputPolarity()` `LL_TIM_GetConfigBRK()` `LL_TIM_SetBreakInputPolarity()`
BDTR	DTG	`LL_TIM_OC_GetDeadTime()` `LL_TIM_OC_SetDeadTime()`
BDTR	LOCK	`LL_TIM_CC_GetLockLevel()` `LL_TIM_CC_SetLockLevel()`
BDTR	MOE	`LL_TIM_DisableAllOutputs()` `LL_TIM_EnableAllOutputs()` `LL_TIM_IsEnabledAllOutputs()`
BDTR	OSSI	`LL_TIM_GetOffStates()` `LL_TIM_SetOffStates()`
BDTR	OSSR	`LL_TIM_GetOffStates()` `LL_TIM_SetOffStates()`
CCER	CC1E	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC1NE	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC1NP	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPolarity()` `LL_TIM_IC_SetPolarity()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCER	CC1P	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPolarity()` `LL_TIM_IC_SetPolarity()` `LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCER	CC2E	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC2NE	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC2NP	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPolarity()` `LL_TIM_IC_SetPolarity()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCER	CC2P	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPolarity()` `LL_TIM_IC_SetPolarity()` `LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCER	CC3E	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC3NE	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC3NP	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPolarity()` `LL_TIM_IC_SetPolarity()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCER	CC3P	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPolarity()` `LL_TIM_IC_SetPolarity()` `LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCER	CC4E	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC4NE	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC4NP	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPolarity()` `LL_TIM_IC_SetPolarity()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCER	CC4P	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPolarity()` `LL_TIM_IC_SetPolarity()` `LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCER	CC5E	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC5P	`LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCER	CC6E	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC6P	`LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCMR1	CC1S	`LL_TIM_IC_Config()` `LL_TIM_IC_GetActiveInput()` `LL_TIM_IC_SetActiveInput()` `LL_TIM_OC_ConfigOutput()`
CCMR1	CC2S	`LL_TIM_IC_Config()` `LL_TIM_IC_GetActiveInput()` `LL_TIM_IC_SetActiveInput()` `LL_TIM_OC_ConfigOutput()`
CCMR1	IC1F	`LL_TIM_IC_Config()` `LL_TIM_IC_GetFilter()` `LL_TIM_IC_SetFilter()`
CCMR1	IC1PSC	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPrescaler()` `LL_TIM_IC_SetPrescaler()`
CCMR1	IC2F	`LL_TIM_IC_Config()` `LL_TIM_IC_GetFilter()` `LL_TIM_IC_SetFilter()`
CCMR1	IC2PSC	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPrescaler()` `LL_TIM_IC_SetPrescaler()`
CCMR1	OC1CE	`LL_TIM_OC_DisableClear()` `LL_TIM_OC_EnableClear()` `LL_TIM_OC_IsEnabledClear()`
CCMR1	OC1FE	`LL_TIM_OC_DisableFast()` `LL_TIM_OC_EnableFast()` `LL_TIM_OC_IsEnabledFast()`
CCMR1	OC1M	`LL_TIM_OC_GetMode()` `LL_TIM_OC_SetMode()`
CCMR1	OC1PE	`LL_TIM_OC_DisablePreload()` `LL_TIM_OC_EnablePreload()` `LL_TIM_OC_IsEnabledPreload()`
CCMR1	OC2CE	`LL_TIM_OC_DisableClear()` `LL_TIM_OC_EnableClear()` `LL_TIM_OC_IsEnabledClear()`
CCMR1	OC2FE	`LL_TIM_OC_DisableFast()` `LL_TIM_OC_EnableFast()` `LL_TIM_OC_IsEnabledFast()`
CCMR1	OC2M	`LL_TIM_OC_GetMode()` `LL_TIM_OC_SetMode()`
CCMR1	OC2PE	`LL_TIM_OC_DisablePreload()` `LL_TIM_OC_EnablePreload()` `LL_TIM_OC_IsEnabledPreload()`
CCMR2	CC3S	`LL_TIM_IC_Config()` `LL_TIM_IC_GetActiveInput()` `LL_TIM_IC_SetActiveInput()` `LL_TIM_OC_ConfigOutput()`
CCMR2	CC4S	`LL_TIM_IC_Config()` `LL_TIM_IC_GetActiveInput()` `LL_TIM_IC_SetActiveInput()` `LL_TIM_OC_ConfigOutput()`
CCMR2	IC3F	`LL_TIM_IC_Config()` `LL_TIM_IC_GetFilter()` `LL_TIM_IC_SetFilter()`
CCMR2	IC3PSC	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPrescaler()` `LL_TIM_IC_SetPrescaler()`
CCMR2	IC4F	`LL_TIM_IC_Config()` `LL_TIM_IC_GetFilter()` `LL_TIM_IC_SetFilter()`
CCMR2	IC4PSC	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPrescaler()` `LL_TIM_IC_SetPrescaler()`
CCMR2	OC3CE	`LL_TIM_OC_DisableClear()` `LL_TIM_OC_EnableClear()` `LL_TIM_OC_IsEnabledClear()`
CCMR2	OC3FE	`LL_TIM_OC_DisableFast()` `LL_TIM_OC_EnableFast()` `LL_TIM_OC_IsEnabledFast()`
CCMR2	OC3M	`LL_TIM_OC_GetMode()` `LL_TIM_OC_SetMode()`
CCMR2	OC3PE	`LL_TIM_OC_DisablePreload()` `LL_TIM_OC_EnablePreload()` `LL_TIM_OC_IsEnabledPreload()`
CCMR2	OC4CE	`LL_TIM_OC_DisableClear()` `LL_TIM_OC_EnableClear()` `LL_TIM_OC_IsEnabledClear()`
CCMR2	OC4FE	`LL_TIM_OC_DisableFast()` `LL_TIM_OC_EnableFast()` `LL_TIM_OC_IsEnabledFast()`
CCMR2	OC4M	`LL_TIM_OC_GetMode()` `LL_TIM_OC_SetMode()`
CCMR2	OC4PE	`LL_TIM_OC_DisablePreload()` `LL_TIM_OC_EnablePreload()` `LL_TIM_OC_IsEnabledPreload()`
CCMR3	OC5CE	`LL_TIM_OC_DisableClear()` `LL_TIM_OC_EnableClear()` `LL_TIM_OC_IsEnabledClear()`
CCMR3	OC5FE	`LL_TIM_OC_DisableFast()` `LL_TIM_OC_EnableFast()` `LL_TIM_OC_IsEnabledFast()`
CCMR3	OC5M	`LL_TIM_OC_GetMode()` `LL_TIM_OC_SetMode()`
CCMR3	OC5PE	`LL_TIM_OC_DisablePreload()` `LL_TIM_OC_EnablePreload()` `LL_TIM_OC_IsEnabledPreload()`
CCMR3	OC6CE	`LL_TIM_OC_DisableClear()` `LL_TIM_OC_EnableClear()` `LL_TIM_OC_IsEnabledClear()`
CCMR3	OC6FE	`LL_TIM_OC_DisableFast()` `LL_TIM_OC_EnableFast()` `LL_TIM_OC_IsEnabledFast()`
CCMR3	OC6M	`LL_TIM_OC_GetMode()` `LL_TIM_OC_SetMode()`
CCMR3	OC6PE	`LL_TIM_OC_DisablePreload()` `LL_TIM_OC_EnablePreload()` `LL_TIM_OC_IsEnabledPreload()`
CCR1	CCR1	`LL_TIM_IC_GetCaptureCH1()` `LL_TIM_IC_GetCapturedValue()` `LL_TIM_OC_GetCompareCH1()` `LL_TIM_OC_GetCompareValue()` `LL_TIM_OC_SetCompareCH1()` `LL_TIM_OC_SetCompareValue()`
CCR2	CCR2	`LL_TIM_IC_GetCaptureCH2()` `LL_TIM_IC_GetCapturedValue()` `LL_TIM_OC_GetCompareCH2()` `LL_TIM_OC_GetCompareValue()` `LL_TIM_OC_SetCompareCH2()` `LL_TIM_OC_SetCompareValue()`
CCR3	CCR3	`LL_TIM_IC_GetCaptureCH3()` `LL_TIM_IC_GetCapturedValue()` `LL_TIM_OC_GetCompareCH3()` `LL_TIM_OC_GetCompareValue()` `LL_TIM_OC_SetCompareCH3()` `LL_TIM_OC_SetCompareValue()`
CCR4	CCR4	`LL_TIM_IC_GetCaptureCH4()` `LL_TIM_IC_GetCapturedValue()` `LL_TIM_OC_GetCompareCH4()` `LL_TIM_OC_GetCompareValue()` `LL_TIM_OC_SetCompareCH4()` `LL_TIM_OC_SetCompareValue()`
CCR5	CCR5	`LL_TIM_OC_GetCompareCH5()` `LL_TIM_OC_GetCompareValue()` `LL_TIM_OC_SetCompareCH5()` `LL_TIM_OC_SetCompareValue()`
CCR5	GC5C1	`LL_TIM_SetCH5CombinedChannels()`
CCR5	GC5C2	`LL_TIM_SetCH5CombinedChannels()`
CCR5	GC5C3	`LL_TIM_SetCH5CombinedChannels()`
CCR6	CCR6	`LL_TIM_OC_GetCompareCH6()` `LL_TIM_OC_GetCompareValue()` `LL_TIM_OC_SetCompareCH6()` `LL_TIM_OC_SetCompareValue()`
CNT	CNT	`LL_TIM_GetCounter()` `LL_TIM_SetCounter()`
CR1	ARPE	`LL_TIM_DisableARRPreload()` `LL_TIM_EnableARRPreload()` `LL_TIM_IsEnabledARRPreload()`
CR1	CEN	`LL_TIM_DisableCounter()` `LL_TIM_EnableCounter()` `LL_TIM_IsEnabledCounter()`
CR1	CKD	`LL_TIM_GetClockDivision()` `LL_TIM_SetClockDivision()`
CR1	CMS	`LL_TIM_GetCounterMode()` `LL_TIM_SetCounterMode()`
CR1	DIR	`LL_TIM_GetCounterMode()` `LL_TIM_GetDirection()` `LL_TIM_SetCounterMode()`
CR1	DITHEN	`LL_TIM_DisableDithering()` `LL_TIM_EnableDithering()` `LL_TIM_IsEnabledDithering()`
CR1	OPM	`LL_TIM_DisableOnePulseMode()` `LL_TIM_EnableOnePulseMode()` `LL_TIM_IsEnabledOnePulseMode()`
CR1	UDIS	`LL_TIM_DisableUpdateEvent()` `LL_TIM_EnableUpdateEvent()` `LL_TIM_IsEnabledUpdateEvent()`
CR1	UIFREMAP	`LL_TIM_DisableUIFRemap()` `LL_TIM_EnableUIFRemap()` `LL_TIM_IsEnabledUIFRemap()`
CR1	URS	`LL_TIM_GetUpdateSource()` `LL_TIM_SetUpdateSource()`
CR2	CCDS	`LL_TIM_CC_GetDMAReqTrigger()` `LL_TIM_CC_SetDMAReqTrigger()`
CR2	CCPC	`LL_TIM_CC_DisablePreload()` `LL_TIM_CC_EnablePreload()` `LL_TIM_CC_IsEnabledPreload()`
CR2	CCUS	`LL_TIM_CC_GetUpdate()` `LL_TIM_CC_SetUpdate()`
CR2	MMS	`LL_TIM_GetTriggerOutput()` `LL_TIM_SetTriggerOutput()`
CR2	MMS2	`LL_TIM_GetTriggerOutput2()` `LL_TIM_SetTriggerOutput2()`
CR2	OIS1	`LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetIdleState()` `LL_TIM_OC_SetIdleState()`
CR2	OIS2	`LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetIdleState()` `LL_TIM_OC_SetIdleState()`
CR2	OIS2N	`LL_TIM_OC_GetIdleState()` `LL_TIM_OC_SetIdleState()`
CR2	OIS3	`LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetIdleState()` `LL_TIM_OC_SetIdleState()`
CR2	OIS3N	`LL_TIM_OC_GetIdleState()` `LL_TIM_OC_SetIdleState()`
CR2	OIS4	`LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetIdleState()` `LL_TIM_OC_SetIdleState()`
CR2	OIS4N	`LL_TIM_OC_GetIdleState()` `LL_TIM_OC_SetIdleState()`
CR2	OIS5	`LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetIdleState()` `LL_TIM_OC_SetIdleState()`
CR2	OIS6	`LL_TIM_OC_ConfigOutpu()` `LL_TIM_OC_GetIdleState()` `LL_TIM_OC_SetIdleState()`
CR2	TI1S	`LL_TIM_IC_DisableXORCombination()` `LL_TIM_IC_EnableXORCombination()` `LL_TIM_IC_IsEnabledXORCombination()`
DCR	DBA	`LL_TIM_ConfigDMABurst()` `LL_TIM_GetConfigDMABurst()`
DCR	DBL	`LL_TIM_ConfigDMABurst()` `LL_TIM_GetConfigDMABurst()`
DCR	DBSS	`LL_TIM_ConfigDMABurst()` `LL_TIM_GetConfigDMABurst()` `LL_TIM_GetDMABurstSource()`
DIER	BIE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_BRK()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_BRK()` `LL_TIM_IsEnabledIT_BRK()`
DIER	CC1DE	`LL_TIM_DisableDMAReq()` `LL_TIM_DisableDMAReq_CC1()` `LL_TIM_EnableDMAReq()` `LL_TIM_EnableDMAReq_CC1()` `LL_TIM_IsEnabledDMAReq_CC1()`
DIER	CC1IE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_CC1()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_CC1()` `LL_TIM_IsEnabledIT_CC1()`
DIER	CC2DE	`LL_TIM_DisableDMAReq()` `LL_TIM_DisableDMAReq_CC2()` `LL_TIM_EnableDMAReq()` `LL_TIM_EnableDMAReq_CC2()` `LL_TIM_IsEnabledDMAReq_CC2()`
DIER	CC2IE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_CC2()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_CC2()` `LL_TIM_IsEnabledIT_CC2()`
DIER	CC3DE	`LL_TIM_DisableDMAReq()` `LL_TIM_DisableDMAReq_CC3()` `LL_TIM_EnableDMAReq()` `LL_TIM_EnableDMAReq_CC3()` `LL_TIM_IsEnabledDMAReq_CC3()`
DIER	CC3IE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_CC3()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_CC3()` `LL_TIM_IsEnabledIT_CC3()`
DIER	CC4DE	`LL_TIM_DisableDMAReq()` `LL_TIM_DisableDMAReq_CC4()` `LL_TIM_EnableDMAReq()` `LL_TIM_EnableDMAReq_CC4()` `LL_TIM_IsEnabledDMAReq_CC4()`
DIER	CC4IE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_CC4()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_CC4()` `LL_TIM_IsEnabledIT_CC4()`
DIER	COMDE	`LL_TIM_DisableDMAReq()` `LL_TIM_DisableDMAReq_COM()` `LL_TIM_EnableDMAReq()` `LL_TIM_EnableDMAReq_COM()` `LL_TIM_IsEnabledDMAReq_COM()`
DIER	COMIE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_COM()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_COM()` `LL_TIM_IsEnabledIT_COM()`
DIER	DIRIE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_DIR()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_DIR()` `LL_TIM_IsEnabledIT_DIR()`
DIER	IDXIE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_IDX()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_IDX()` `LL_TIM_IsEnabledIT_IDX()`
DIER	IERRIE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_IERR()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_IERR()` `LL_TIM_IsEnabledIT_IERR()`
DIER	TDE	`LL_TIM_DisableDMAReq()` `LL_TIM_DisableDMAReq_TRIG()` `LL_TIM_EnableDMAReq()` `LL_TIM_EnableDMAReq_TRIG()` `LL_TIM_IsEnabledDMAReq_TRIG()`
DIER	TERRIE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_TERR()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_TERR()` `LL_TIM_IsEnabledIT_TERR()`
DIER	TIE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_TRIG()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_TRIG()` `LL_TIM_IsEnabledIT_TRIG()`
DIER	UDE	`LL_TIM_DisableDMAReq()` `LL_TIM_DisableDMAReq_UPDATE()` `LL_TIM_EnableDMAReq()` `LL_TIM_EnableDMAReq_UPDATE()` `LL_TIM_IsEnabledDMAReq_UPDATE()`
DIER	UIE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_UPDATE()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_UPDATE()` `LL_TIM_IsEnabledIT_UPDATE()`
DTR2	DTAE	`LL_TIM_DisableAsymmetricalDeadTime()` `LL_TIM_EnableAsymmetricalDeadTime()` `LL_TIM_IsEnabledAsymmetricalDeadTime()`
DTR2	DTGF	`LL_TIM_GetFallingDeadTime()` `LL_TIM_SetFallingDeadTime()`
DTR2	DTPE	`LL_TIM_DisableDeadTimePreload()` `LL_TIM_EnableDeadTimePreload()` `LL_TIM_IsEnabledDeadTimePreload()`
ECR	FIDX	`LL_TIM_ConfigEncoderIndex()` `LL_TIM_DisableFirstIndex()` `LL_TIM_EnableFirstIndex()` `LL_TIM_IsEnabledFirstIndex()`
ECR	IBLK	`LL_TIM_ConfigEncoderIndex()` `LL_TIM_GetIndexBlanking()` `LL_TIM_SetIndexBlanking()`
ECR	IDIR	`LL_TIM_ConfigEncoderIndex()` `LL_TIM_GetIndexDirection()` `LL_TIM_SetIndexDirection()`
ECR	IE	`LL_TIM_DisableEncoderIndex()` `LL_TIM_EnableEncoderIndex()` `LL_TIM_IsEnabledEncoderIndex()`
ECR	IPOS	`LL_TIM_ConfigEncoderIndex()` `LL_TIM_GetIndexPositionning()` `LL_TIM_SetIndexPositionning()`
ECR	PW	`LL_TIM_OC_GetPulseWidth()` `LL_TIM_OC_SetPulseWidth()`
ECR	PWPRSC	`LL_TIM_OC_GetPulseWidthPrescaler()` `LL_TIM_OC_SetPulseWidthPrescaler()`
EGR	B2G	`LL_TIM_GenerateEvent()` `LL_TIM_GenerateEvent_BRK2()`
EGR	BG	`LL_TIM_GenerateEvent()` `LL_TIM_GenerateEvent_BRK()`
EGR	CC1G	`LL_TIM_GenerateEvent()` `LL_TIM_GenerateEvent_CC1()`
EGR	CC2G	`LL_TIM_GenerateEvent()` `LL_TIM_GenerateEvent_CC2()`
EGR	CC3G	`LL_TIM_GenerateEvent()` `LL_TIM_GenerateEvent_CC3()`
EGR	CC4G	`LL_TIM_GenerateEvent()` `LL_TIM_GenerateEvent_CC4()`
EGR	COMG	`LL_TIM_GenerateEvent()` `LL_TIM_GenerateEvent_COM()`
EGR	TG	`LL_TIM_GenerateEvent()` `LL_TIM_GenerateEvent_TRIG()`
EGR	UG	`LL_TIM_GenerateEvent()` `LL_TIM_GenerateEvent_UPDATE()`
OR1	HSE32EN	`LL_TIM_DisableHSE32()` `LL_TIM_EnableHSE32()` `LL_TIM_IsEnabledHSE32()`
PSC	PSC	`LL_TIM_GetPrescaler()` `LL_TIM_SetPrescaler()`
RCR	REP	`LL_TIM_GetRepetitionCounter()` `LL_TIM_SetRepetitionCounter()`
SMCR	ECE	`LL_TIM_DisableExternalClock()` `LL_TIM_EnableExternalClock()` `LL_TIM_GetClockSource()` `LL_TIM_IsEnabledExternalClock()` `LL_TIM_SetClockSource()`
SMCR	ETF	`LL_TIM_ConfigETR()` `LL_TIM_GetConfigETR()`
SMCR	ETP	`LL_TIM_ConfigETR()` `LL_TIM_GetConfigETR()`
SMCR	ETPS	`LL_TIM_ConfigETR()` `LL_TIM_GetConfigETR()`
SMCR	MSM	`LL_TIM_DisableMasterSlaveMode()` `LL_TIM_EnableMasterSlaveMode()` `LL_TIM_IsEnabledMasterSlaveMode()`
SMCR	OCCS	`LL_TIM_GetOCRefClearInputSource()` `LL_TIM_SetOCRefClearInputSource()`
SMCR	SMS	`LL_TIM_GetClockSource()` `LL_TIM_GetSlaveMode()` `LL_TIM_SetClockSource()` `LL_TIM_SetSlaveMode()`
SMCR	SMSPE	`LL_TIM_DisableSMSPreload()` `LL_TIM_EnableSMSPreload()` `LL_TIM_IsEnabledSMSPreload()`
SMCR	SMSPS	`LL_TIM_GetSMSPreloadSource()` `LL_TIM_SetSMSPreloadSource()`
SMCR	TS	`LL_TIM_GetTriggerInput()` `LL_TIM_SetTriggerInput()`
SR	B2IF	`LL_TIM_ClearFlag_BRK2()` `LL_TIM_IsActiveFlag_BRK2()`
SR	BIF	`LL_TIM_ClearFlag_BRK()` `LL_TIM_IsActiveFlag_BRK()`
SR	CC1IF	`LL_TIM_ClearFlag_CC1()` `LL_TIM_IsActiveFlag_CC1()`
SR	CC1OF	`LL_TIM_ClearFlag_CC1OVR()` `LL_TIM_IsActiveFlag_CC1OVR()`
SR	CC2IF	`LL_TIM_ClearFlag_CC2()` `LL_TIM_IsActiveFlag_CC2()`
SR	CC2OF	`LL_TIM_ClearFlag_CC2OVR()` `LL_TIM_IsActiveFlag_CC2OVR()`
SR	CC3IF	`LL_TIM_ClearFlag_CC3()` `LL_TIM_IsActiveFlag_CC3()`
SR	CC3OF	`LL_TIM_ClearFlag_CC3OVR()` `LL_TIM_IsActiveFlag_CC3OVR()`
SR	CC4IF	`LL_TIM_ClearFlag_CC4()` `LL_TIM_IsActiveFlag_CC4()`
SR	CC4OF	`LL_TIM_ClearFlag_CC4OVR()` `LL_TIM_IsActiveFlag_CC4OVR()`
SR	CC5IF	`LL_TIM_ClearFlag_CC5()` `LL_TIM_IsActiveFlag_CC5()`
SR	CC6IF	`LL_TIM_ClearFlag_CC6()` `LL_TIM_IsActiveFlag_CC6()`
SR	COMIF	`LL_TIM_ClearFlag_COM()` `LL_TIM_IsActiveFlag_COM()`
SR	DIRF	`LL_TIM_ClearFlag_DIR()` `LL_TIM_IsActiveFlag_DIR()`
SR	IDXF	`LL_TIM_ClearFlag_IDX()` `LL_TIM_IsActiveFlag_IDX()`
SR	IERRF	`LL_TIM_ClearFlag_IERR()` `LL_TIM_IsActiveFlag_IERR()`
SR	SBIF	`LL_TIM_ClearFlag_SYSBRK()` `LL_TIM_IsActiveFlag_SYSBRK()`
SR	TERRF	`LL_TIM_ClearFlag_TERR()` `LL_TIM_IsActiveFlag_TERR()`
SR	TIF	`LL_TIM_ClearFlag_TRIG()` `LL_TIM_IsActiveFlag_TRIG()`
SR	UIF	`LL_TIM_ClearFlag_UPDATE()` `LL_TIM_IsActiveFlag_UPDATE()`
TISEL	TI1SEL	`LL_TIM_GetRemap()` `LL_TIM_SetRemap()`
TISEL	TI2SEL	`LL_TIM_GetRemap()` `LL_TIM_SetRemap()`
TISEL	TI3SEL	`LL_TIM_GetRemap()` `LL_TIM_SetRemap()`
TISEL	TI4SEL	`LL_TIM_GetRemap()` `LL_TIM_SetRemap()`

Register	Bit	Function
AF1	BKCMP1E	`LL_TIM_DisableBreakInputSource()` `LL_TIM_EnableBreakInputSource()` `LL_TIM_IsEnabledBreakInputSource()`
AF1	BKCMP1P	`LL_TIM_GetBreakInputSourcePolarity()` `LL_TIM_SetBreakInputSourcePolarity()`
AF1	BKCMP2E	`LL_TIM_DisableBreakInputSource()` `LL_TIM_EnableBreakInputSource()` `LL_TIM_IsEnabledBreakInputSource()`
AF1	BKCMP2P	`LL_TIM_GetBreakInputSourcePolarity()` `LL_TIM_SetBreakInputSourcePolarity()`
AF1	BKDF1BK0E	`LL_TIM_DisableBreakInputSource()` `LL_TIM_EnableBreakInputSource()` `LL_TIM_IsEnabledBreakInputSource()`
AF1	BKINE	`LL_TIM_DisableBreakInputSource()` `LL_TIM_EnableBreakInputSource()` `LL_TIM_IsEnabledBreakInputSource()`
AF1	BKINP	`LL_TIM_GetBreakInputSourcePolarity()` `LL_TIM_SetBreakInputSourcePolarity()`
AF1	ETRSEL	`LL_TIM_GetETRSource()` `LL_TIM_SetETRSource()`
AF2	BK2CMP1E	`LL_TIM_DisableBreakInputSource()` `LL_TIM_EnableBreakInputSource()` `LL_TIM_IsEnabledBreakInputSource()`
AF2	BK2CMP1P	`LL_TIM_GetBreakInputSourcePolarity()` `LL_TIM_SetBreakInputSourcePolarity()`
AF2	BK2CMP2E	`LL_TIM_DisableBreakInputSource()` `LL_TIM_EnableBreakInputSource()` `LL_TIM_IsEnabledBreakInputSource()`
AF2	BK2CMP2P	`LL_TIM_GetBreakInputSourcePolarity()` `LL_TIM_SetBreakInputSourcePolarity()`
AF2	BK2DF1BK1E	`LL_TIM_DisableBreakInputSource()` `LL_TIM_EnableBreakInputSource()` `LL_TIM_IsEnabledBreakInputSource()`
AF2	BK2INE	`LL_TIM_DisableBreakInputSource()` `LL_TIM_EnableBreakInputSource()` `LL_TIM_IsEnabledBreakInputSource()`
AF2	BK2INP	`LL_TIM_GetBreakInputSourcePolarity()` `LL_TIM_SetBreakInputSourcePolarity()`
AF2	OCRSEL	`LL_TIM_GetOCRefClearInputSource()` `LL_TIM_SetOCRefClearInputSource()`
ARR	ARR	`LL_TIM_GetAutoReload()` `LL_TIM_SetAutoReload()`
BDTR	AOE	`LL_TIM_DisableAutomaticOutput()` `LL_TIM_EnableAutomaticOutput()` `LL_TIM_IsEnabledAutomaticOutput()`
BDTR	BK2BID	`LL_TIM_ConfigBRK2()` `LL_TIM_GetConfigBRK2()` `LL_TIM_SetBreakInputAFMode()`
BDTR	BK2DSRM	`LL_TIM_DisarmBRK2()` `LL_TIM_DisarmBreakInput()` `LL_TIM_IsDisarmedBRK2()` `LL_TIM_IsDisarmedBreakInput()`
BDTR	BK2E	`LL_TIM_DisableBRK2()` `LL_TIM_DisableBreakInput()` `LL_TIM_EnableBRK2()` `LL_TIM_EnableBreakInput()` `LL_TIM_IsEnabledBreakInput()`
BDTR	BK2F	`LL_TIM_ConfigBRK2()` `LL_TIM_GetBreakInputFilter()` `LL_TIM_GetConfigBRK2()` `LL_TIM_SetBreakInputFilter()`
BDTR	BK2P	`LL_TIM_ConfigBRK2()` `LL_TIM_GetBreakInputPolarity()` `LL_TIM_GetConfigBRK2()` `LL_TIM_SetBreakInputPolarity()`
BDTR	BKBID	`LL_TIM_ConfigBRK()` `LL_TIM_GetConfigBRK()` `LL_TIM_SetBreakInputAFMode()`
BDTR	BKDSRM	`LL_TIM_DisarmBRK()` `LL_TIM_DisarmBreakInput()` `LL_TIM_IsDisarmedBRK()` `LL_TIM_IsDisarmedBreakInput()`
BDTR	BKE	`LL_TIM_DisableBRK()` `LL_TIM_DisableBreakInput()` `LL_TIM_EnableBRK()` `LL_TIM_EnableBreakInput()` `LL_TIM_IsEnabledBreakInput()`
BDTR	BKF	`LL_TIM_ConfigBRK()` `LL_TIM_GetBreakInputFilter()` `LL_TIM_GetConfigBRK()` `LL_TIM_SetBreakInputFilter()`
BDTR	BKP	`LL_TIM_ConfigBRK()` `LL_TIM_GetBreakInputPolarity()` `LL_TIM_GetConfigBRK()` `LL_TIM_SetBreakInputPolarity()`
BDTR	DTG	`LL_TIM_OC_GetDeadTime()` `LL_TIM_OC_SetDeadTime()`
BDTR	LOCK	`LL_TIM_CC_GetLockLevel()` `LL_TIM_CC_SetLockLevel()`
BDTR	MOE	`LL_TIM_DisableAllOutputs()` `LL_TIM_EnableAllOutputs()` `LL_TIM_IsEnabledAllOutputs()`
BDTR	OSSI	`LL_TIM_GetOffStates()` `LL_TIM_SetOffStates()`
BDTR	OSSR	`LL_TIM_GetOffStates()` `LL_TIM_SetOffStates()`
CCER	CC1E	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC1NE	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC1NP	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPolarity()` `LL_TIM_IC_SetPolarity()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCER	CC1P	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPolarity()` `LL_TIM_IC_SetPolarity()` `LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCER	CC2E	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC2NE	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC2NP	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPolarity()` `LL_TIM_IC_SetPolarity()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCER	CC2P	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPolarity()` `LL_TIM_IC_SetPolarity()` `LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCER	CC3E	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC3NE	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC3NP	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPolarity()` `LL_TIM_IC_SetPolarity()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCER	CC3P	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPolarity()` `LL_TIM_IC_SetPolarity()` `LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCER	CC4E	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC4NE	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC4NP	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPolarity()` `LL_TIM_IC_SetPolarity()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCER	CC4P	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPolarity()` `LL_TIM_IC_SetPolarity()` `LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCER	CC5E	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC5P	`LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCER	CC6E	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC6P	`LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCMR1	CC1S	`LL_TIM_IC_Config()` `LL_TIM_IC_GetActiveInput()` `LL_TIM_IC_SetActiveInput()` `LL_TIM_OC_ConfigOutput()`
CCMR1	CC2S	`LL_TIM_IC_Config()` `LL_TIM_IC_GetActiveInput()` `LL_TIM_IC_SetActiveInput()` `LL_TIM_OC_ConfigOutput()`
CCMR1	IC1F	`LL_TIM_IC_Config()` `LL_TIM_IC_GetFilter()` `LL_TIM_IC_SetFilter()`
CCMR1	IC1PSC	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPrescaler()` `LL_TIM_IC_SetPrescaler()`
CCMR1	IC2F	`LL_TIM_IC_Config()` `LL_TIM_IC_GetFilter()` `LL_TIM_IC_SetFilter()`
CCMR1	IC2PSC	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPrescaler()` `LL_TIM_IC_SetPrescaler()`
CCMR1	OC1CE	`LL_TIM_OC_DisableClear()` `LL_TIM_OC_EnableClear()` `LL_TIM_OC_IsEnabledClear()`
CCMR1	OC1FE	`LL_TIM_OC_DisableFast()` `LL_TIM_OC_EnableFast()` `LL_TIM_OC_IsEnabledFast()`
CCMR1	OC1M	`LL_TIM_OC_GetMode()` `LL_TIM_OC_SetMode()`
CCMR1	OC1PE	`LL_TIM_OC_DisablePreload()` `LL_TIM_OC_EnablePreload()` `LL_TIM_OC_IsEnabledPreload()`
CCMR1	OC2CE	`LL_TIM_OC_DisableClear()` `LL_TIM_OC_EnableClear()` `LL_TIM_OC_IsEnabledClear()`
CCMR1	OC2FE	`LL_TIM_OC_DisableFast()` `LL_TIM_OC_EnableFast()` `LL_TIM_OC_IsEnabledFast()`
CCMR1	OC2M	`LL_TIM_OC_GetMode()` `LL_TIM_OC_SetMode()`
CCMR1	OC2PE	`LL_TIM_OC_DisablePreload()` `LL_TIM_OC_EnablePreload()` `LL_TIM_OC_IsEnabledPreload()`
CCMR2	CC3S	`LL_TIM_IC_Config()` `LL_TIM_IC_GetActiveInput()` `LL_TIM_IC_SetActiveInput()` `LL_TIM_OC_ConfigOutput()`
CCMR2	CC4S	`LL_TIM_IC_Config()` `LL_TIM_IC_GetActiveInput()` `LL_TIM_IC_SetActiveInput()` `LL_TIM_OC_ConfigOutput()`
CCMR2	IC3F	`LL_TIM_IC_Config()` `LL_TIM_IC_GetFilter()` `LL_TIM_IC_SetFilter()`
CCMR2	IC3PSC	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPrescaler()` `LL_TIM_IC_SetPrescaler()`
CCMR2	IC4F	`LL_TIM_IC_Config()` `LL_TIM_IC_GetFilter()` `LL_TIM_IC_SetFilter()`
CCMR2	IC4PSC	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPrescaler()` `LL_TIM_IC_SetPrescaler()`
CCMR2	OC3CE	`LL_TIM_OC_DisableClear()` `LL_TIM_OC_EnableClear()` `LL_TIM_OC_IsEnabledClear()`
CCMR2	OC3FE	`LL_TIM_OC_DisableFast()` `LL_TIM_OC_EnableFast()` `LL_TIM_OC_IsEnabledFast()`
CCMR2	OC3M	`LL_TIM_OC_GetMode()` `LL_TIM_OC_SetMode()`
CCMR2	OC3PE	`LL_TIM_OC_DisablePreload()` `LL_TIM_OC_EnablePreload()` `LL_TIM_OC_IsEnabledPreload()`
CCMR2	OC4CE	`LL_TIM_OC_DisableClear()` `LL_TIM_OC_EnableClear()` `LL_TIM_OC_IsEnabledClear()`
CCMR2	OC4FE	`LL_TIM_OC_DisableFast()` `LL_TIM_OC_EnableFast()` `LL_TIM_OC_IsEnabledFast()`
CCMR2	OC4M	`LL_TIM_OC_GetMode()` `LL_TIM_OC_SetMode()`
CCMR2	OC4PE	`LL_TIM_OC_DisablePreload()` `LL_TIM_OC_EnablePreload()` `LL_TIM_OC_IsEnabledPreload()`
CCMR3	OC5CE	`LL_TIM_OC_DisableClear()` `LL_TIM_OC_EnableClear()` `LL_TIM_OC_IsEnabledClear()`
CCMR3	OC5FE	`LL_TIM_OC_DisableFast()` `LL_TIM_OC_EnableFast()` `LL_TIM_OC_IsEnabledFast()`
CCMR3	OC5M	`LL_TIM_OC_GetMode()` `LL_TIM_OC_SetMode()`
CCMR3	OC5PE	`LL_TIM_OC_DisablePreload()` `LL_TIM_OC_EnablePreload()` `LL_TIM_OC_IsEnabledPreload()`
CCMR3	OC6CE	`LL_TIM_OC_DisableClear()` `LL_TIM_OC_EnableClear()` `LL_TIM_OC_IsEnabledClear()`
CCMR3	OC6FE	`LL_TIM_OC_DisableFast()` `LL_TIM_OC_EnableFast()` `LL_TIM_OC_IsEnabledFast()`
CCMR3	OC6M	`LL_TIM_OC_GetMode()` `LL_TIM_OC_SetMode()`
CCMR3	OC6PE	`LL_TIM_OC_DisablePreload()` `LL_TIM_OC_EnablePreload()` `LL_TIM_OC_IsEnabledPreload()`
CCR1	CCR1	`LL_TIM_IC_GetCaptureCH1()` `LL_TIM_IC_GetCapturedValue()` `LL_TIM_OC_GetCompareCH1()` `LL_TIM_OC_GetCompareValue()` `LL_TIM_OC_SetCompareCH1()` `LL_TIM_OC_SetCompareValue()`
CCR2	CCR2	`LL_TIM_IC_GetCaptureCH2()` `LL_TIM_IC_GetCapturedValue()` `LL_TIM_OC_GetCompareCH2()` `LL_TIM_OC_GetCompareValue()` `LL_TIM_OC_SetCompareCH2()` `LL_TIM_OC_SetCompareValue()`
CCR3	CCR3	`LL_TIM_IC_GetCaptureCH3()` `LL_TIM_IC_GetCapturedValue()` `LL_TIM_OC_GetCompareCH3()` `LL_TIM_OC_GetCompareValue()` `LL_TIM_OC_SetCompareCH3()` `LL_TIM_OC_SetCompareValue()`
CCR4	CCR4	`LL_TIM_IC_GetCaptureCH4()` `LL_TIM_IC_GetCapturedValue()` `LL_TIM_OC_GetCompareCH4()` `LL_TIM_OC_GetCompareValue()` `LL_TIM_OC_SetCompareCH4()` `LL_TIM_OC_SetCompareValue()`
CCR5	CCR5	`LL_TIM_OC_GetCompareCH5()` `LL_TIM_OC_GetCompareValue()` `LL_TIM_OC_SetCompareCH5()` `LL_TIM_OC_SetCompareValue()`
CCR5	GC5C1	`LL_TIM_SetCH5CombinedChannels()`
CCR5	GC5C2	`LL_TIM_SetCH5CombinedChannels()`
CCR5	GC5C3	`LL_TIM_SetCH5CombinedChannels()`
CCR6	CCR6	`LL_TIM_OC_GetCompareCH6()` `LL_TIM_OC_GetCompareValue()` `LL_TIM_OC_SetCompareCH6()` `LL_TIM_OC_SetCompareValue()`
CNT	CNT	`LL_TIM_GetCounter()` `LL_TIM_SetCounter()`
CR1	ARPE	`LL_TIM_DisableARRPreload()` `LL_TIM_EnableARRPreload()` `LL_TIM_IsEnabledARRPreload()`
CR1	CEN	`LL_TIM_DisableCounter()` `LL_TIM_EnableCounter()` `LL_TIM_IsEnabledCounter()`
CR1	CKD	`LL_TIM_GetClockDivision()` `LL_TIM_SetClockDivision()`
CR1	CMS	`LL_TIM_GetCounterMode()` `LL_TIM_SetCounterMode()`
CR1	DIR	`LL_TIM_GetCounterMode()` `LL_TIM_GetDirection()` `LL_TIM_SetCounterMode()`
CR1	DITHEN	`LL_TIM_DisableDithering()` `LL_TIM_EnableDithering()` `LL_TIM_IsEnabledDithering()`
CR1	OPM	`LL_TIM_DisableOnePulseMode()` `LL_TIM_EnableOnePulseMode()` `LL_TIM_IsEnabledOnePulseMode()`
CR1	UDIS	`LL_TIM_DisableUpdateEvent()` `LL_TIM_EnableUpdateEvent()` `LL_TIM_IsEnabledUpdateEvent()`
CR1	UIFREMAP	`LL_TIM_DisableUIFRemap()` `LL_TIM_EnableUIFRemap()` `LL_TIM_IsEnabledUIFRemap()`
CR1	URS	`LL_TIM_GetUpdateSource()` `LL_TIM_SetUpdateSource()`
CR2	CCDS	`LL_TIM_CC_GetDMAReqTrigger()` `LL_TIM_CC_SetDMAReqTrigger()`
CR2	CCPC	`LL_TIM_CC_DisablePreload()` `LL_TIM_CC_EnablePreload()` `LL_TIM_CC_IsEnabledPreload()`
CR2	CCUS	`LL_TIM_CC_GetUpdate()` `LL_TIM_CC_SetUpdate()`
CR2	MMS	`LL_TIM_GetTriggerOutput()` `LL_TIM_SetTriggerOutput()`
CR2	MMS2	`LL_TIM_GetTriggerOutput2()` `LL_TIM_SetTriggerOutput2()`
CR2	OIS1	`LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetIdleState()` `LL_TIM_OC_SetIdleState()`
CR2	OIS2	`LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetIdleState()` `LL_TIM_OC_SetIdleState()`
CR2	OIS2N	`LL_TIM_OC_GetIdleState()` `LL_TIM_OC_SetIdleState()`
CR2	OIS3	`LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetIdleState()` `LL_TIM_OC_SetIdleState()`
CR2	OIS3N	`LL_TIM_OC_GetIdleState()` `LL_TIM_OC_SetIdleState()`
CR2	OIS4	`LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetIdleState()` `LL_TIM_OC_SetIdleState()`
CR2	OIS4N	`LL_TIM_OC_GetIdleState()` `LL_TIM_OC_SetIdleState()`
CR2	OIS5	`LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetIdleState()` `LL_TIM_OC_SetIdleState()`
CR2	OIS6	`LL_TIM_OC_ConfigOutpu()` `LL_TIM_OC_GetIdleState()` `LL_TIM_OC_SetIdleState()`
CR2	TI1S	`LL_TIM_IC_DisableXORCombination()` `LL_TIM_IC_EnableXORCombination()` `LL_TIM_IC_IsEnabledXORCombination()`
DCR	DBA	`LL_TIM_ConfigDMABurst()` `LL_TIM_GetConfigDMABurst()`
DCR	DBL	`LL_TIM_ConfigDMABurst()` `LL_TIM_GetConfigDMABurst()`
DCR	DBSS	`LL_TIM_ConfigDMABurst()` `LL_TIM_GetConfigDMABurst()` `LL_TIM_GetDMABurstSource()`
DIER	BIE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_BRK()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_BRK()` `LL_TIM_IsEnabledIT_BRK()`
DIER	CC1DE	`LL_TIM_DisableDMAReq()` `LL_TIM_DisableDMAReq_CC1()` `LL_TIM_EnableDMAReq()` `LL_TIM_EnableDMAReq_CC1()` `LL_TIM_IsEnabledDMAReq_CC1()`
DIER	CC1IE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_CC1()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_CC1()` `LL_TIM_IsEnabledIT_CC1()`
DIER	CC2DE	`LL_TIM_DisableDMAReq()` `LL_TIM_DisableDMAReq_CC2()` `LL_TIM_EnableDMAReq()` `LL_TIM_EnableDMAReq_CC2()` `LL_TIM_IsEnabledDMAReq_CC2()`
DIER	CC2IE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_CC2()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_CC2()` `LL_TIM_IsEnabledIT_CC2()`
DIER	CC3DE	`LL_TIM_DisableDMAReq()` `LL_TIM_DisableDMAReq_CC3()` `LL_TIM_EnableDMAReq()` `LL_TIM_EnableDMAReq_CC3()` `LL_TIM_IsEnabledDMAReq_CC3()`
DIER	CC3IE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_CC3()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_CC3()` `LL_TIM_IsEnabledIT_CC3()`
DIER	CC4DE	`LL_TIM_DisableDMAReq()` `LL_TIM_DisableDMAReq_CC4()` `LL_TIM_EnableDMAReq()` `LL_TIM_EnableDMAReq_CC4()` `LL_TIM_IsEnabledDMAReq_CC4()`
DIER	CC4IE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_CC4()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_CC4()` `LL_TIM_IsEnabledIT_CC4()`
DIER	COMDE	`LL_TIM_DisableDMAReq()` `LL_TIM_DisableDMAReq_COM()` `LL_TIM_EnableDMAReq()` `LL_TIM_EnableDMAReq_COM()` `LL_TIM_IsEnabledDMAReq_COM()`
DIER	COMIE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_COM()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_COM()` `LL_TIM_IsEnabledIT_COM()`
DIER	DIRIE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_DIR()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_DIR()` `LL_TIM_IsEnabledIT_DIR()`
DIER	IDXIE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_IDX()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_IDX()` `LL_TIM_IsEnabledIT_IDX()`
DIER	IERRIE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_IERR()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_IERR()` `LL_TIM_IsEnabledIT_IERR()`
DIER	TDE	`LL_TIM_DisableDMAReq()` `LL_TIM_DisableDMAReq_TRIG()` `LL_TIM_EnableDMAReq()` `LL_TIM_EnableDMAReq_TRIG()` `LL_TIM_IsEnabledDMAReq_TRIG()`
DIER	TERRIE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_TERR()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_TERR()` `LL_TIM_IsEnabledIT_TERR()`
DIER	TIE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_TRIG()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_TRIG()` `LL_TIM_IsEnabledIT_TRIG()`
DIER	UDE	`LL_TIM_DisableDMAReq()` `LL_TIM_DisableDMAReq_UPDATE()` `LL_TIM_EnableDMAReq()` `LL_TIM_EnableDMAReq_UPDATE()` `LL_TIM_IsEnabledDMAReq_UPDATE()`
DIER	UIE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_UPDATE()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_UPDATE()` `LL_TIM_IsEnabledIT_UPDATE()`
DTR2	DTAE	`LL_TIM_DisableAsymmetricalDeadTime()` `LL_TIM_EnableAsymmetricalDeadTime()` `LL_TIM_IsEnabledAsymmetricalDeadTime()`
DTR2	DTGF	`LL_TIM_GetFallingDeadTime()` `LL_TIM_SetFallingDeadTime()`
DTR2	DTPE	`LL_TIM_DisableDeadTimePreload()` `LL_TIM_EnableDeadTimePreload()` `LL_TIM_IsEnabledDeadTimePreload()`
ECR	FIDX	`LL_TIM_ConfigEncoderIndex()` `LL_TIM_DisableFirstIndex()` `LL_TIM_EnableFirstIndex()` `LL_TIM_IsEnabledFirstIndex()`
ECR	IBLK	`LL_TIM_ConfigEncoderIndex()` `LL_TIM_GetIndexBlanking()` `LL_TIM_SetIndexBlanking()`
ECR	IDIR	`LL_TIM_ConfigEncoderIndex()` `LL_TIM_GetIndexDirection()` `LL_TIM_SetIndexDirection()`
ECR	IE	`LL_TIM_DisableEncoderIndex()` `LL_TIM_EnableEncoderIndex()` `LL_TIM_IsEnabledEncoderIndex()`
ECR	IPOS	`LL_TIM_ConfigEncoderIndex()` `LL_TIM_GetIndexPositionning()` `LL_TIM_SetIndexPositionning()`
ECR	PW	`LL_TIM_OC_GetPulseWidth()` `LL_TIM_OC_SetPulseWidth()`
ECR	PWPRSC	`LL_TIM_OC_GetPulseWidthPrescaler()` `LL_TIM_OC_SetPulseWidthPrescaler()`
EGR	B2G	`LL_TIM_GenerateEvent()` `LL_TIM_GenerateEvent_BRK2()`
EGR	BG	`LL_TIM_GenerateEvent()` `LL_TIM_GenerateEvent_BRK()`
EGR	CC1G	`LL_TIM_GenerateEvent()` `LL_TIM_GenerateEvent_CC1()`
EGR	CC2G	`LL_TIM_GenerateEvent()` `LL_TIM_GenerateEvent_CC2()`
EGR	CC3G	`LL_TIM_GenerateEvent()` `LL_TIM_GenerateEvent_CC3()`
EGR	CC4G	`LL_TIM_GenerateEvent()` `LL_TIM_GenerateEvent_CC4()`
EGR	COMG	`LL_TIM_GenerateEvent()` `LL_TIM_GenerateEvent_COM()`
EGR	TG	`LL_TIM_GenerateEvent()` `LL_TIM_GenerateEvent_TRIG()`
EGR	UG	`LL_TIM_GenerateEvent()` `LL_TIM_GenerateEvent_UPDATE()`
OR1	HSE32EN	`LL_TIM_DisableHSE32()` `LL_TIM_EnableHSE32()` `LL_TIM_IsEnabledHSE32()`
PSC	PSC	`LL_TIM_GetPrescaler()` `LL_TIM_SetPrescaler()`
RCR	REP	`LL_TIM_GetRepetitionCounter()` `LL_TIM_SetRepetitionCounter()`
SMCR	ECE	`LL_TIM_DisableExternalClock()` `LL_TIM_EnableExternalClock()` `LL_TIM_GetClockSource()` `LL_TIM_IsEnabledExternalClock()` `LL_TIM_SetClockSource()`
SMCR	ETF	`LL_TIM_ConfigETR()` `LL_TIM_GetConfigETR()`
SMCR	ETP	`LL_TIM_ConfigETR()` `LL_TIM_GetConfigETR()`
SMCR	ETPS	`LL_TIM_ConfigETR()` `LL_TIM_GetConfigETR()`
SMCR	MSM	`LL_TIM_DisableMasterSlaveMode()` `LL_TIM_EnableMasterSlaveMode()` `LL_TIM_IsEnabledMasterSlaveMode()`
SMCR	OCCS	`LL_TIM_GetOCRefClearInputSource()` `LL_TIM_SetOCRefClearInputSource()`
SMCR	SMS	`LL_TIM_GetClockSource()` `LL_TIM_GetSlaveMode()` `LL_TIM_SetClockSource()` `LL_TIM_SetSlaveMode()`
SMCR	SMSPE	`LL_TIM_DisableSMSPreload()` `LL_TIM_EnableSMSPreload()` `LL_TIM_IsEnabledSMSPreload()`
SMCR	SMSPS	`LL_TIM_GetSMSPreloadSource()` `LL_TIM_SetSMSPreloadSource()`
SMCR	TS	`LL_TIM_GetTriggerInput()` `LL_TIM_SetTriggerInput()`
SR	B2IF	`LL_TIM_ClearFlag_BRK2()` `LL_TIM_IsActiveFlag_BRK2()`
SR	BIF	`LL_TIM_ClearFlag_BRK()` `LL_TIM_IsActiveFlag_BRK()`
SR	CC1IF	`LL_TIM_ClearFlag_CC1()` `LL_TIM_IsActiveFlag_CC1()`
SR	CC1OF	`LL_TIM_ClearFlag_CC1OVR()` `LL_TIM_IsActiveFlag_CC1OVR()`
SR	CC2IF	`LL_TIM_ClearFlag_CC2()` `LL_TIM_IsActiveFlag_CC2()`
SR	CC2OF	`LL_TIM_ClearFlag_CC2OVR()` `LL_TIM_IsActiveFlag_CC2OVR()`
SR	CC3IF	`LL_TIM_ClearFlag_CC3()` `LL_TIM_IsActiveFlag_CC3()`
SR	CC3OF	`LL_TIM_ClearFlag_CC3OVR()` `LL_TIM_IsActiveFlag_CC3OVR()`
SR	CC4IF	`LL_TIM_ClearFlag_CC4()` `LL_TIM_IsActiveFlag_CC4()`
SR	CC4OF	`LL_TIM_ClearFlag_CC4OVR()` `LL_TIM_IsActiveFlag_CC4OVR()`
SR	CC5IF	`LL_TIM_ClearFlag_CC5()` `LL_TIM_IsActiveFlag_CC5()`
SR	CC6IF	`LL_TIM_ClearFlag_CC6()` `LL_TIM_IsActiveFlag_CC6()`
SR	COMIF	`LL_TIM_ClearFlag_COM()` `LL_TIM_IsActiveFlag_COM()`
SR	DIRF	`LL_TIM_ClearFlag_DIR()` `LL_TIM_IsActiveFlag_DIR()`
SR	IDXF	`LL_TIM_ClearFlag_IDX()` `LL_TIM_IsActiveFlag_IDX()`
SR	IERRF	`LL_TIM_ClearFlag_IERR()` `LL_TIM_IsActiveFlag_IERR()`
SR	SBIF	`LL_TIM_ClearFlag_SYSBRK()` `LL_TIM_IsActiveFlag_SYSBRK()`
SR	TERRF	`LL_TIM_ClearFlag_TERR()` `LL_TIM_IsActiveFlag_TERR()`
SR	TIF	`LL_TIM_ClearFlag_TRIG()` `LL_TIM_IsActiveFlag_TRIG()`
SR	UIF	`LL_TIM_ClearFlag_UPDATE()` `LL_TIM_IsActiveFlag_UPDATE()`
TISEL	TI1SEL	`LL_TIM_GetRemap()` `LL_TIM_SetRemap()`
TISEL	TI2SEL	`LL_TIM_GetRemap()` `LL_TIM_SetRemap()`
TISEL	TI3SEL	`LL_TIM_GetRemap()` `LL_TIM_SetRemap()`
TISEL	TI4SEL	`LL_TIM_GetRemap()` `LL_TIM_SetRemap()`

Register	Bit	Function
AF1	BKCMP1E	`LL_TIM_DisableBreakInputSource()` `LL_TIM_EnableBreakInputSource()` `LL_TIM_IsEnabledBreakInputSource()`
AF1	BKCMP1P	`LL_TIM_GetBreakInputSourcePolarity()` `LL_TIM_SetBreakInputSourcePolarity()`
AF1	BKCMP2E	`LL_TIM_DisableBreakInputSource()` `LL_TIM_EnableBreakInputSource()` `LL_TIM_IsEnabledBreakInputSource()`
AF1	BKCMP2P	`LL_TIM_GetBreakInputSourcePolarity()` `LL_TIM_SetBreakInputSourcePolarity()`
AF1	BKDF1BK0E	`LL_TIM_DisableBreakInputSource()` `LL_TIM_EnableBreakInputSource()` `LL_TIM_IsEnabledBreakInputSource()`
AF1	BKINE	`LL_TIM_DisableBreakInputSource()` `LL_TIM_EnableBreakInputSource()` `LL_TIM_IsEnabledBreakInputSource()`
AF1	BKINP	`LL_TIM_GetBreakInputSourcePolarity()` `LL_TIM_SetBreakInputSourcePolarity()`
AF1	ETRSEL	`LL_TIM_GetETRSource()` `LL_TIM_SetETRSource()`
AF2	BK2CMP1E	`LL_TIM_DisableBreakInputSource()` `LL_TIM_EnableBreakInputSource()` `LL_TIM_IsEnabledBreakInputSource()`
AF2	BK2CMP1P	`LL_TIM_GetBreakInputSourcePolarity()` `LL_TIM_SetBreakInputSourcePolarity()`
AF2	BK2CMP2E	`LL_TIM_DisableBreakInputSource()` `LL_TIM_EnableBreakInputSource()` `LL_TIM_IsEnabledBreakInputSource()`
AF2	BK2CMP2P	`LL_TIM_GetBreakInputSourcePolarity()` `LL_TIM_SetBreakInputSourcePolarity()`
AF2	BK2DF1BK1E	`LL_TIM_DisableBreakInputSource()` `LL_TIM_EnableBreakInputSource()` `LL_TIM_IsEnabledBreakInputSource()`
AF2	BK2INE	`LL_TIM_DisableBreakInputSource()` `LL_TIM_EnableBreakInputSource()` `LL_TIM_IsEnabledBreakInputSource()`
AF2	BK2INP	`LL_TIM_GetBreakInputSourcePolarity()` `LL_TIM_SetBreakInputSourcePolarity()`
AF2	OCRSEL	`LL_TIM_GetOCRefClearInputSource()` `LL_TIM_SetOCRefClearInputSource()`
ARR	ARR	`LL_TIM_GetAutoReload()` `LL_TIM_SetAutoReload()`
BDTR	AOE	`LL_TIM_DisableAutomaticOutput()` `LL_TIM_EnableAutomaticOutput()` `LL_TIM_IsEnabledAutomaticOutput()`
BDTR	BK2BID	`LL_TIM_ConfigBRK2()` `LL_TIM_GetConfigBRK2()` `LL_TIM_SetBreakInputAFMode()`
BDTR	BK2DSRM	`LL_TIM_DisarmBRK2()` `LL_TIM_DisarmBreakInput()` `LL_TIM_IsDisarmedBRK2()` `LL_TIM_IsDisarmedBreakInput()`
BDTR	BK2E	`LL_TIM_DisableBRK2()` `LL_TIM_DisableBreakInput()` `LL_TIM_EnableBRK2()` `LL_TIM_EnableBreakInput()` `LL_TIM_IsEnabledBreakInput()`
BDTR	BK2F	`LL_TIM_ConfigBRK2()` `LL_TIM_GetBreakInputFilter()` `LL_TIM_GetConfigBRK2()` `LL_TIM_SetBreakInputFilter()`
BDTR	BK2P	`LL_TIM_ConfigBRK2()` `LL_TIM_GetBreakInputPolarity()` `LL_TIM_GetConfigBRK2()` `LL_TIM_SetBreakInputPolarity()`
BDTR	BKBID	`LL_TIM_ConfigBRK()` `LL_TIM_GetConfigBRK()` `LL_TIM_SetBreakInputAFMode()`
BDTR	BKDSRM	`LL_TIM_DisarmBRK()` `LL_TIM_DisarmBreakInput()` `LL_TIM_IsDisarmedBRK()` `LL_TIM_IsDisarmedBreakInput()`
BDTR	BKE	`LL_TIM_DisableBRK()` `LL_TIM_DisableBreakInput()` `LL_TIM_EnableBRK()` `LL_TIM_EnableBreakInput()` `LL_TIM_IsEnabledBreakInput()`
BDTR	BKF	`LL_TIM_ConfigBRK()` `LL_TIM_GetBreakInputFilter()` `LL_TIM_GetConfigBRK()` `LL_TIM_SetBreakInputFilter()`
BDTR	BKP	`LL_TIM_ConfigBRK()` `LL_TIM_GetBreakInputPolarity()` `LL_TIM_GetConfigBRK()` `LL_TIM_SetBreakInputPolarity()`
BDTR	DTG	`LL_TIM_OC_GetDeadTime()` `LL_TIM_OC_SetDeadTime()`
BDTR	LOCK	`LL_TIM_CC_GetLockLevel()` `LL_TIM_CC_SetLockLevel()`
BDTR	MOE	`LL_TIM_DisableAllOutputs()` `LL_TIM_EnableAllOutputs()` `LL_TIM_IsEnabledAllOutputs()`
BDTR	OSSI	`LL_TIM_GetOffStates()` `LL_TIM_SetOffStates()`
BDTR	OSSR	`LL_TIM_GetOffStates()` `LL_TIM_SetOffStates()`
CCER	CC1E	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC1NE	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC1NP	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPolarity()` `LL_TIM_IC_SetPolarity()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCER	CC1P	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPolarity()` `LL_TIM_IC_SetPolarity()` `LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCER	CC2E	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC2NE	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC2NP	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPolarity()` `LL_TIM_IC_SetPolarity()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCER	CC2P	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPolarity()` `LL_TIM_IC_SetPolarity()` `LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCER	CC3E	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC3NE	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC3NP	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPolarity()` `LL_TIM_IC_SetPolarity()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCER	CC3P	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPolarity()` `LL_TIM_IC_SetPolarity()` `LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCER	CC4E	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC4NE	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC4NP	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPolarity()` `LL_TIM_IC_SetPolarity()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCER	CC4P	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPolarity()` `LL_TIM_IC_SetPolarity()` `LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCER	CC5E	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC5P	`LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCER	CC6E	`LL_TIM_CC_DisableChannel()` `LL_TIM_CC_EnableChannel()` `LL_TIM_CC_IsEnabledChannel()`
CCER	CC6P	`LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetPolarity()` `LL_TIM_OC_SetPolarity()`
CCMR1	CC1S	`LL_TIM_IC_Config()` `LL_TIM_IC_GetActiveInput()` `LL_TIM_IC_SetActiveInput()` `LL_TIM_OC_ConfigOutput()`
CCMR1	CC2S	`LL_TIM_IC_Config()` `LL_TIM_IC_GetActiveInput()` `LL_TIM_IC_SetActiveInput()` `LL_TIM_OC_ConfigOutput()`
CCMR1	IC1F	`LL_TIM_IC_Config()` `LL_TIM_IC_GetFilter()` `LL_TIM_IC_SetFilter()`
CCMR1	IC1PSC	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPrescaler()` `LL_TIM_IC_SetPrescaler()`
CCMR1	IC2F	`LL_TIM_IC_Config()` `LL_TIM_IC_GetFilter()` `LL_TIM_IC_SetFilter()`
CCMR1	IC2PSC	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPrescaler()` `LL_TIM_IC_SetPrescaler()`
CCMR1	OC1CE	`LL_TIM_OC_DisableClear()` `LL_TIM_OC_EnableClear()` `LL_TIM_OC_IsEnabledClear()`
CCMR1	OC1FE	`LL_TIM_OC_DisableFast()` `LL_TIM_OC_EnableFast()` `LL_TIM_OC_IsEnabledFast()`
CCMR1	OC1M	`LL_TIM_OC_GetMode()` `LL_TIM_OC_SetMode()`
CCMR1	OC1PE	`LL_TIM_OC_DisablePreload()` `LL_TIM_OC_EnablePreload()` `LL_TIM_OC_IsEnabledPreload()`
CCMR1	OC2CE	`LL_TIM_OC_DisableClear()` `LL_TIM_OC_EnableClear()` `LL_TIM_OC_IsEnabledClear()`
CCMR1	OC2FE	`LL_TIM_OC_DisableFast()` `LL_TIM_OC_EnableFast()` `LL_TIM_OC_IsEnabledFast()`
CCMR1	OC2M	`LL_TIM_OC_GetMode()` `LL_TIM_OC_SetMode()`
CCMR1	OC2PE	`LL_TIM_OC_DisablePreload()` `LL_TIM_OC_EnablePreload()` `LL_TIM_OC_IsEnabledPreload()`
CCMR2	CC3S	`LL_TIM_IC_Config()` `LL_TIM_IC_GetActiveInput()` `LL_TIM_IC_SetActiveInput()` `LL_TIM_OC_ConfigOutput()`
CCMR2	CC4S	`LL_TIM_IC_Config()` `LL_TIM_IC_GetActiveInput()` `LL_TIM_IC_SetActiveInput()` `LL_TIM_OC_ConfigOutput()`
CCMR2	IC3F	`LL_TIM_IC_Config()` `LL_TIM_IC_GetFilter()` `LL_TIM_IC_SetFilter()`
CCMR2	IC3PSC	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPrescaler()` `LL_TIM_IC_SetPrescaler()`
CCMR2	IC4F	`LL_TIM_IC_Config()` `LL_TIM_IC_GetFilter()` `LL_TIM_IC_SetFilter()`
CCMR2	IC4PSC	`LL_TIM_IC_Config()` `LL_TIM_IC_GetPrescaler()` `LL_TIM_IC_SetPrescaler()`
CCMR2	OC3CE	`LL_TIM_OC_DisableClear()` `LL_TIM_OC_EnableClear()` `LL_TIM_OC_IsEnabledClear()`
CCMR2	OC3FE	`LL_TIM_OC_DisableFast()` `LL_TIM_OC_EnableFast()` `LL_TIM_OC_IsEnabledFast()`
CCMR2	OC3M	`LL_TIM_OC_GetMode()` `LL_TIM_OC_SetMode()`
CCMR2	OC3PE	`LL_TIM_OC_DisablePreload()` `LL_TIM_OC_EnablePreload()` `LL_TIM_OC_IsEnabledPreload()`
CCMR2	OC4CE	`LL_TIM_OC_DisableClear()` `LL_TIM_OC_EnableClear()` `LL_TIM_OC_IsEnabledClear()`
CCMR2	OC4FE	`LL_TIM_OC_DisableFast()` `LL_TIM_OC_EnableFast()` `LL_TIM_OC_IsEnabledFast()`
CCMR2	OC4M	`LL_TIM_OC_GetMode()` `LL_TIM_OC_SetMode()`
CCMR2	OC4PE	`LL_TIM_OC_DisablePreload()` `LL_TIM_OC_EnablePreload()` `LL_TIM_OC_IsEnabledPreload()`
CCMR3	OC5CE	`LL_TIM_OC_DisableClear()` `LL_TIM_OC_EnableClear()` `LL_TIM_OC_IsEnabledClear()`
CCMR3	OC5FE	`LL_TIM_OC_DisableFast()` `LL_TIM_OC_EnableFast()` `LL_TIM_OC_IsEnabledFast()`
CCMR3	OC5M	`LL_TIM_OC_GetMode()` `LL_TIM_OC_SetMode()`
CCMR3	OC5PE	`LL_TIM_OC_DisablePreload()` `LL_TIM_OC_EnablePreload()` `LL_TIM_OC_IsEnabledPreload()`
CCMR3	OC6CE	`LL_TIM_OC_DisableClear()` `LL_TIM_OC_EnableClear()` `LL_TIM_OC_IsEnabledClear()`
CCMR3	OC6FE	`LL_TIM_OC_DisableFast()` `LL_TIM_OC_EnableFast()` `LL_TIM_OC_IsEnabledFast()`
CCMR3	OC6M	`LL_TIM_OC_GetMode()` `LL_TIM_OC_SetMode()`
CCMR3	OC6PE	`LL_TIM_OC_DisablePreload()` `LL_TIM_OC_EnablePreload()` `LL_TIM_OC_IsEnabledPreload()`
CCR1	CCR1	`LL_TIM_IC_GetCaptureCH1()` `LL_TIM_IC_GetCapturedValue()` `LL_TIM_OC_GetCompareCH1()` `LL_TIM_OC_GetCompareValue()` `LL_TIM_OC_SetCompareCH1()` `LL_TIM_OC_SetCompareValue()`
CCR2	CCR2	`LL_TIM_IC_GetCaptureCH2()` `LL_TIM_IC_GetCapturedValue()` `LL_TIM_OC_GetCompareCH2()` `LL_TIM_OC_GetCompareValue()` `LL_TIM_OC_SetCompareCH2()` `LL_TIM_OC_SetCompareValue()`
CCR3	CCR3	`LL_TIM_IC_GetCaptureCH3()` `LL_TIM_IC_GetCapturedValue()` `LL_TIM_OC_GetCompareCH3()` `LL_TIM_OC_GetCompareValue()` `LL_TIM_OC_SetCompareCH3()` `LL_TIM_OC_SetCompareValue()`
CCR4	CCR4	`LL_TIM_IC_GetCaptureCH4()` `LL_TIM_IC_GetCapturedValue()` `LL_TIM_OC_GetCompareCH4()` `LL_TIM_OC_GetCompareValue()` `LL_TIM_OC_SetCompareCH4()` `LL_TIM_OC_SetCompareValue()`
CCR5	CCR5	`LL_TIM_OC_GetCompareCH5()` `LL_TIM_OC_GetCompareValue()` `LL_TIM_OC_SetCompareCH5()` `LL_TIM_OC_SetCompareValue()`
CCR5	GC5C1	`LL_TIM_SetCH5CombinedChannels()`
CCR5	GC5C2	`LL_TIM_SetCH5CombinedChannels()`
CCR5	GC5C3	`LL_TIM_SetCH5CombinedChannels()`
CCR6	CCR6	`LL_TIM_OC_GetCompareCH6()` `LL_TIM_OC_GetCompareValue()` `LL_TIM_OC_SetCompareCH6()` `LL_TIM_OC_SetCompareValue()`
CNT	CNT	`LL_TIM_GetCounter()` `LL_TIM_SetCounter()`
CR1	ARPE	`LL_TIM_DisableARRPreload()` `LL_TIM_EnableARRPreload()` `LL_TIM_IsEnabledARRPreload()`
CR1	CEN	`LL_TIM_DisableCounter()` `LL_TIM_EnableCounter()` `LL_TIM_IsEnabledCounter()`
CR1	CKD	`LL_TIM_GetClockDivision()` `LL_TIM_SetClockDivision()`
CR1	CMS	`LL_TIM_GetCounterMode()` `LL_TIM_SetCounterMode()`
CR1	DIR	`LL_TIM_GetCounterMode()` `LL_TIM_GetDirection()` `LL_TIM_SetCounterMode()`
CR1	DITHEN	`LL_TIM_DisableDithering()` `LL_TIM_EnableDithering()` `LL_TIM_IsEnabledDithering()`
CR1	OPM	`LL_TIM_DisableOnePulseMode()` `LL_TIM_EnableOnePulseMode()` `LL_TIM_IsEnabledOnePulseMode()`
CR1	UDIS	`LL_TIM_DisableUpdateEvent()` `LL_TIM_EnableUpdateEvent()` `LL_TIM_IsEnabledUpdateEvent()`
CR1	UIFREMAP	`LL_TIM_DisableUIFRemap()` `LL_TIM_EnableUIFRemap()` `LL_TIM_IsEnabledUIFRemap()`
CR1	URS	`LL_TIM_GetUpdateSource()` `LL_TIM_SetUpdateSource()`
CR2	CCDS	`LL_TIM_CC_GetDMAReqTrigger()` `LL_TIM_CC_SetDMAReqTrigger()`
CR2	CCPC	`LL_TIM_CC_DisablePreload()` `LL_TIM_CC_EnablePreload()` `LL_TIM_CC_IsEnabledPreload()`
CR2	CCUS	`LL_TIM_CC_GetUpdate()` `LL_TIM_CC_SetUpdate()`
CR2	MMS	`LL_TIM_GetTriggerOutput()` `LL_TIM_SetTriggerOutput()`
CR2	MMS2	`LL_TIM_GetTriggerOutput2()` `LL_TIM_SetTriggerOutput2()`
CR2	OIS1	`LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetIdleState()` `LL_TIM_OC_SetIdleState()`
CR2	OIS2	`LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetIdleState()` `LL_TIM_OC_SetIdleState()`
CR2	OIS2N	`LL_TIM_OC_GetIdleState()` `LL_TIM_OC_SetIdleState()`
CR2	OIS3	`LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetIdleState()` `LL_TIM_OC_SetIdleState()`
CR2	OIS3N	`LL_TIM_OC_GetIdleState()` `LL_TIM_OC_SetIdleState()`
CR2	OIS4	`LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetIdleState()` `LL_TIM_OC_SetIdleState()`
CR2	OIS4N	`LL_TIM_OC_GetIdleState()` `LL_TIM_OC_SetIdleState()`
CR2	OIS5	`LL_TIM_OC_ConfigOutput()` `LL_TIM_OC_GetIdleState()` `LL_TIM_OC_SetIdleState()`
CR2	OIS6	`LL_TIM_OC_ConfigOutpu()` `LL_TIM_OC_GetIdleState()` `LL_TIM_OC_SetIdleState()`
CR2	TI1S	`LL_TIM_IC_DisableXORCombination()` `LL_TIM_IC_EnableXORCombination()` `LL_TIM_IC_IsEnabledXORCombination()`
DCR	DBA	`LL_TIM_ConfigDMABurst()` `LL_TIM_GetConfigDMABurst()`
DCR	DBL	`LL_TIM_ConfigDMABurst()` `LL_TIM_GetConfigDMABurst()`
DCR	DBSS	`LL_TIM_ConfigDMABurst()` `LL_TIM_GetConfigDMABurst()` `LL_TIM_GetDMABurstSource()`
DIER	BIE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_BRK()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_BRK()` `LL_TIM_IsEnabledIT_BRK()`
DIER	CC1DE	`LL_TIM_DisableDMAReq()` `LL_TIM_DisableDMAReq_CC1()` `LL_TIM_EnableDMAReq()` `LL_TIM_EnableDMAReq_CC1()` `LL_TIM_IsEnabledDMAReq_CC1()`
DIER	CC1IE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_CC1()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_CC1()` `LL_TIM_IsEnabledIT_CC1()`
DIER	CC2DE	`LL_TIM_DisableDMAReq()` `LL_TIM_DisableDMAReq_CC2()` `LL_TIM_EnableDMAReq()` `LL_TIM_EnableDMAReq_CC2()` `LL_TIM_IsEnabledDMAReq_CC2()`
DIER	CC2IE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_CC2()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_CC2()` `LL_TIM_IsEnabledIT_CC2()`
DIER	CC3DE	`LL_TIM_DisableDMAReq()` `LL_TIM_DisableDMAReq_CC3()` `LL_TIM_EnableDMAReq()` `LL_TIM_EnableDMAReq_CC3()` `LL_TIM_IsEnabledDMAReq_CC3()`
DIER	CC3IE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_CC3()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_CC3()` `LL_TIM_IsEnabledIT_CC3()`
DIER	CC4DE	`LL_TIM_DisableDMAReq()` `LL_TIM_DisableDMAReq_CC4()` `LL_TIM_EnableDMAReq()` `LL_TIM_EnableDMAReq_CC4()` `LL_TIM_IsEnabledDMAReq_CC4()`
DIER	CC4IE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_CC4()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_CC4()` `LL_TIM_IsEnabledIT_CC4()`
DIER	COMDE	`LL_TIM_DisableDMAReq()` `LL_TIM_DisableDMAReq_COM()` `LL_TIM_EnableDMAReq()` `LL_TIM_EnableDMAReq_COM()` `LL_TIM_IsEnabledDMAReq_COM()`
DIER	COMIE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_COM()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_COM()` `LL_TIM_IsEnabledIT_COM()`
DIER	DIRIE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_DIR()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_DIR()` `LL_TIM_IsEnabledIT_DIR()`
DIER	IDXIE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_IDX()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_IDX()` `LL_TIM_IsEnabledIT_IDX()`
DIER	IERRIE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_IERR()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_IERR()` `LL_TIM_IsEnabledIT_IERR()`
DIER	TDE	`LL_TIM_DisableDMAReq()` `LL_TIM_DisableDMAReq_TRIG()` `LL_TIM_EnableDMAReq()` `LL_TIM_EnableDMAReq_TRIG()` `LL_TIM_IsEnabledDMAReq_TRIG()`
DIER	TERRIE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_TERR()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_TERR()` `LL_TIM_IsEnabledIT_TERR()`
DIER	TIE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_TRIG()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_TRIG()` `LL_TIM_IsEnabledIT_TRIG()`
DIER	UDE	`LL_TIM_DisableDMAReq()` `LL_TIM_DisableDMAReq_UPDATE()` `LL_TIM_EnableDMAReq()` `LL_TIM_EnableDMAReq_UPDATE()` `LL_TIM_IsEnabledDMAReq_UPDATE()`
DIER	UIE	`LL_TIM_DisableIT()` `LL_TIM_DisableIT_UPDATE()` `LL_TIM_EnableIT()` `LL_TIM_EnableIT_UPDATE()` `LL_TIM_IsEnabledIT_UPDATE()`
DTR2	DTAE	`LL_TIM_DisableAsymmetricalDeadTime()` `LL_TIM_EnableAsymmetricalDeadTime()` `LL_TIM_IsEnabledAsymmetricalDeadTime()`
DTR2	DTGF	`LL_TIM_GetFallingDeadTime()` `LL_TIM_SetFallingDeadTime()`
DTR2	DTPE	`LL_TIM_DisableDeadTimePreload()` `LL_TIM_EnableDeadTimePreload()` `LL_TIM_IsEnabledDeadTimePreload()`
ECR	FIDX	`LL_TIM_ConfigEncoderIndex()` `LL_TIM_DisableFirstIndex()` `LL_TIM_EnableFirstIndex()` `LL_TIM_IsEnabledFirstIndex()`
ECR	IBLK	`LL_TIM_ConfigEncoderIndex()` `LL_TIM_GetIndexBlanking()` `LL_TIM_SetIndexBlanking()`
ECR	IDIR	`LL_TIM_ConfigEncoderIndex()` `LL_TIM_GetIndexDirection()` `LL_TIM_SetIndexDirection()`
ECR	IE	`LL_TIM_DisableEncoderIndex()` `LL_TIM_EnableEncoderIndex()` `LL_TIM_IsEnabledEncoderIndex()`
ECR	IPOS	`LL_TIM_ConfigEncoderIndex()` `LL_TIM_GetIndexPositionning()` `LL_TIM_SetIndexPositionning()`
ECR	PW	`LL_TIM_OC_GetPulseWidth()` `LL_TIM_OC_SetPulseWidth()`
ECR	PWPRSC	`LL_TIM_OC_GetPulseWidthPrescaler()` `LL_TIM_OC_SetPulseWidthPrescaler()`
EGR	B2G	`LL_TIM_GenerateEvent()` `LL_TIM_GenerateEvent_BRK2()`
EGR	BG	`LL_TIM_GenerateEvent()` `LL_TIM_GenerateEvent_BRK()`
EGR	CC1G	`LL_TIM_GenerateEvent()` `LL_TIM_GenerateEvent_CC1()`
EGR	CC2G	`LL_TIM_GenerateEvent()` `LL_TIM_GenerateEvent_CC2()`
EGR	CC3G	`LL_TIM_GenerateEvent()` `LL_TIM_GenerateEvent_CC3()`
EGR	CC4G	`LL_TIM_GenerateEvent()` `LL_TIM_GenerateEvent_CC4()`
EGR	COMG	`LL_TIM_GenerateEvent()` `LL_TIM_GenerateEvent_COM()`
EGR	TG	`LL_TIM_GenerateEvent()` `LL_TIM_GenerateEvent_TRIG()`
EGR	UG	`LL_TIM_GenerateEvent()` `LL_TIM_GenerateEvent_UPDATE()`
OR1	HSE32EN	`LL_TIM_DisableHSE32()` `LL_TIM_EnableHSE32()` `LL_TIM_IsEnabledHSE32()`
PSC	PSC	`LL_TIM_GetPrescaler()` `LL_TIM_SetPrescaler()`
RCR	REP	`LL_TIM_GetRepetitionCounter()` `LL_TIM_SetRepetitionCounter()`
SMCR	ECE	`LL_TIM_DisableExternalClock()` `LL_TIM_EnableExternalClock()` `LL_TIM_GetClockSource()` `LL_TIM_IsEnabledExternalClock()` `LL_TIM_SetClockSource()`
SMCR	ETF	`LL_TIM_ConfigETR()` `LL_TIM_GetConfigETR()`
SMCR	ETP	`LL_TIM_ConfigETR()` `LL_TIM_GetConfigETR()`
SMCR	ETPS	`LL_TIM_ConfigETR()` `LL_TIM_GetConfigETR()`
SMCR	MSM	`LL_TIM_DisableMasterSlaveMode()` `LL_TIM_EnableMasterSlaveMode()` `LL_TIM_IsEnabledMasterSlaveMode()`
SMCR	OCCS	`LL_TIM_GetOCRefClearInputSource()` `LL_TIM_SetOCRefClearInputSource()`
SMCR	SMS	`LL_TIM_GetClockSource()` `LL_TIM_GetSlaveMode()` `LL_TIM_SetClockSource()` `LL_TIM_SetSlaveMode()`
SMCR	SMSPE	`LL_TIM_DisableSMSPreload()` `LL_TIM_EnableSMSPreload()` `LL_TIM_IsEnabledSMSPreload()`
SMCR	SMSPS	`LL_TIM_GetSMSPreloadSource()` `LL_TIM_SetSMSPreloadSource()`
SMCR	TS	`LL_TIM_GetTriggerInput()` `LL_TIM_SetTriggerInput()`
SR	B2IF	`LL_TIM_ClearFlag_BRK2()` `LL_TIM_IsActiveFlag_BRK2()`
SR	BIF	`LL_TIM_ClearFlag_BRK()` `LL_TIM_IsActiveFlag_BRK()`
SR	CC1IF	`LL_TIM_ClearFlag_CC1()` `LL_TIM_IsActiveFlag_CC1()`
SR	CC1OF	`LL_TIM_ClearFlag_CC1OVR()` `LL_TIM_IsActiveFlag_CC1OVR()`
SR	CC2IF	`LL_TIM_ClearFlag_CC2()` `LL_TIM_IsActiveFlag_CC2()`
SR	CC2OF	`LL_TIM_ClearFlag_CC2OVR()` `LL_TIM_IsActiveFlag_CC2OVR()`
SR	CC3IF	`LL_TIM_ClearFlag_CC3()` `LL_TIM_IsActiveFlag_CC3()`
SR	CC3OF	`LL_TIM_ClearFlag_CC3OVR()` `LL_TIM_IsActiveFlag_CC3OVR()`
SR	CC4IF	`LL_TIM_ClearFlag_CC4()` `LL_TIM_IsActiveFlag_CC4()`
SR	CC4OF	`LL_TIM_ClearFlag_CC4OVR()` `LL_TIM_IsActiveFlag_CC4OVR()`
SR	CC5IF	`LL_TIM_ClearFlag_CC5()` `LL_TIM_IsActiveFlag_CC5()`
SR	CC6IF	`LL_TIM_ClearFlag_CC6()` `LL_TIM_IsActiveFlag_CC6()`
SR	COMIF	`LL_TIM_ClearFlag_COM()` `LL_TIM_IsActiveFlag_COM()`
SR	DIRF	`LL_TIM_ClearFlag_DIR()` `LL_TIM_IsActiveFlag_DIR()`
SR	IDXF	`LL_TIM_ClearFlag_IDX()` `LL_TIM_IsActiveFlag_IDX()`
SR	IERRF	`LL_TIM_ClearFlag_IERR()` `LL_TIM_IsActiveFlag_IERR()`
SR	SBIF	`LL_TIM_ClearFlag_SYSBRK()` `LL_TIM_IsActiveFlag_SYSBRK()`
SR	TERRF	`LL_TIM_ClearFlag_TERR()` `LL_TIM_IsActiveFlag_TERR()`
SR	TIF	`LL_TIM_ClearFlag_TRIG()` `LL_TIM_IsActiveFlag_TRIG()`
SR	UIF	`LL_TIM_ClearFlag_UPDATE()` `LL_TIM_IsActiveFlag_UPDATE()`
TISEL	TI1SEL	`LL_TIM_GetRemap()` `LL_TIM_SetRemap()`
TISEL	TI2SEL	`LL_TIM_GetRemap()` `LL_TIM_SetRemap()`
TISEL	TI3SEL	`LL_TIM_GetRemap()` `LL_TIM_SetRemap()`
TISEL	TI4SEL	`LL_TIM_GetRemap()` `LL_TIM_SetRemap()`